5 月 5 日消息，根據(jù)國外科技媒體 eeNewsEurope 報道，鎧俠(Kioxia)和西部數(shù)據(jù)(WD)將于今年 6 月展示超過 300 層的 3D NAND。

2023 年 VLSI 技術和電路研討會將于今年 6 月 11-16 日在日本京都舉行，鎧俠和西部數(shù)據(jù)將發(fā)表多篇涉及 3D-NAND 的論文。

8 平面 1Tb 3D TLC NAND

報道稱鎧俠將會發(fā)布 C2-1 論文，介紹了 8 平面(eight-plane)的 1Tb 3D TLC NAND，具有超過 210 個有源層(active layers)，接口速率為 3.2 GT / s。

該 IC 和兩家公司合作開發(fā) 218 層 1Tb 3D TLC NAND 設備非常相似，具有 17Gb / mm^2 密度，只不過從 4 平面升級為 8 平面。

鎧俠表示這款 3D NAND 程序吞吐量為205MB/s，讀取延遲為 40μs。

新論文顯示，鎧俠的 1Tb 3D TLC NAND 設備通過將 X 方向的數(shù)據(jù)查詢區(qū)域減少到41%，實現(xiàn)了 3.2 GT / s 的接口速度，從而實現(xiàn)了內(nèi)存和主機之間更快的數(shù)據(jù)傳輸。鎧俠還實施了一種單脈沖雙選通技術，允許在單個脈沖內(nèi)感測兩個存儲單元，從而將總感測時間減少 18%。

超過 300 層的 NAND

兩家公司通過拉長垂直溝道長度(vertical channel length)，采用金屬誘導橫向結晶(MILC)技術，實現(xiàn)超過 300 層的 3D NAND。

根據(jù) T7-1 論文描述，MILC 技術能夠讓垂直存儲孔內(nèi)創(chuàng)建單晶 14 微米長的“通心粉狀”硅(Si)通道。

這種實驗性 3D NAND IC 還利用尖端的吸鎳方法消除硅材料中的雜質(zhì)和缺陷，從而提高單元陣列性能。在不犧牲電池可靠性的前提下，讀取噪聲至少降低了 40%，通道電導增加了 10 倍。

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